אנו כותבים את מודול הבדיקה ומריצים את הסימולציה בסביבת ModelSim מבית Altera.
נחוץ
- - מחשב;
- - סביבת פיתוח מותקנת Quartus II + ModelSim.
הוראות
שלב 1
השלב הראשון הוא לוודא שהדרך לכלי ModelSim מוגדרת בסביבת הפיתוח של Quartus II. לשם כך, פתח את התפריט כלים -> אפשרויות. באפשרויות, עבור אל כללי -> אפשרויות כלי EDA. אנו מוצאים את שדה ModelSim-Altera ומקלידים לתוכו C: / altera / 13.0sp1 / modelsim_ase / win32aloem או, על ידי לחיצה על הכפתור עם שלוש נקודות, אנו מחפשים את הספרייה הזו במחשב שלנו. באופן טבעי, עבור גרסה של Quartus שאינה שלי, תהיה לך הדרך שלך לספריית "win32aloem".
שלב 2
יש לך פרויקט ל- FPGA ברבעון השני. איך כותבים מבחנים, או ספסלי מבחן (testbench) - זה נושא למאמר נפרד. לעת עתה, נניח כי ספסל המבחן שלך כבר נכתב. כעת עליך לספר לסביבת הפיתוח באיזה מבחן אתה רוצה להשתמש בעת הדמיה. לשם כך, פתח את ההגדרות דרך התפריט הקצאות -> הגדרות … בחלון שנפתח, בקטע הגדרות כלי EDA -> סימולציה, לחץ על הלחצן Test Benches … כאן, אגב, אתה יכול להגדיר מספר מבחנים ולעבור לבדיקה הנדרשת בעת עריכת הפרויקט.
שלב 3
נפתח חלון לעריכת מבחנים. עדיין לא יצרנו ספסלי בדיקה, ולכן הרשימה ריקה. לחץ על הלחצן חדש … בחלון שנפתח, עליך להגדיר את הגדרות הבדיקה.
משמאל לשדה לחץ על הכפתור עם שלוש נקודות. בחר את הקובץ עם קוד הבדיקה ולחץ על פתח. כעת לחץ על כפתור הוסף. המבחן הופיע ברשימת המבחנים.
לאחר מכן, בשדה, הגדר את שם המודול ברמה העליונה המוגדר בספסל הבדיקה שלך. ניתן להזין כל שם בשדה, כברירת מחדל הוא ייווצר באופן אוטומטי זהה לשם המודול.
זהו זה, הגדרנו את הגדרות הבדיקה הבסיסיות. לחץ על אישור פעמיים. כעת הבדיקה שלנו הופיעה ברשימה הנפתחת של ספסלי הבדיקה. לחץ שוב על אישור.
שלב 4
אם עדיין לא ביצעת את הסינתזה של הפרויקט, הגיע הזמן לעשות זאת. בחר עיבוד -> התחל -> התחל ניתוח וסינתזה מהתפריט, או לחץ על צירוף המקשים Ctrl + K, או פשוט לחץ על הסמל המתאים בחלונית העליונה.
שלב 5
ניתן להתחיל בסימולציה. בחר כלים -> הפעל כלי סימולציה -> הדמיית RTL מהתפריט (1) או לחץ על סמל הדמיית RTL בחלונית העליונה (2).
שלב 6
הכלי ModelSim יתחיל, אשר יבצע את כל ההוראות שנכתבו בספסל הבדיקה שלך, ויעצור (אם ציינת זאת במפורש בהוראת $ stop בקוד הבדיקה). המסך יציג את דיאגרמות הרמה של אותות הכניסה והפלט של FPGA שתיארת בפרויקט שלך.
